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据外媒报道，台积电的2nm制程工艺将开始在新竹科学园区的宝山晶圆厂风险试产，生产设备已进驻厂区并安装完毕，相较市场普遍预期的四季度提前了一个季度。

芯片制程工艺的风险试产是为了确保稳定的良品率，进而实现大规模量产，风险试产之后也还需要一段时间才会量产。在近几个季度的财报分析师电话会议上，台积电CEO魏哲家是多次提到在按计划推进2nm制程工艺在2025年大规模量产。

值得一提的是，台积电在早在去年12月就首次向苹果展示了其2nm芯片工艺技术，预计苹果将包下首批的2nm全部产能。

台积电2nm步入GAA时代

作为3nm制程工艺之后的全新制程工艺节点，台积电的2nm制程工艺将采用全环绕栅极（GAA）架构。GAA是一种晶体管架构，采用FinFET设计并将其侧向转动，使通道是水平的而不是垂直的；另外，与FinFET架构中的三面环绕通道不同，四面环绕栅极环绕通道，以便更好地控制晶体管开关。GAA借鉴了许多用于制造FinFET的成熟工艺，然而有几个关键的新步骤，包括外延、选择性去除、集成材料解决方案和电子束计量。

根据其工艺路线图显示，在2025年至2026年间，台积电即将推出的几项关键工艺技术，包括N3X、N2、N2P。

台积电工艺路线图

· N3X：面向极致性能的3nm级工艺，通过降低电压至0.9V，在相同频率下能实现7%的功耗降低，同时在相同面积下提升5%的性能或增加约10%的晶体管密度。

· N2：台积电首个采用全栅（GAA）纳米片晶体管技术的节点，GAA晶体管通过环绕沟道四周的栅极提高了对电流的控制能力，从而显著提升PPA特性，相较于N3E有明显进步，N2可使功耗降低25%-30%，性能提升10%-15%，晶体管密度增加15%。

· N2P：N2的性能增强版本，进一步优化功耗和性能，在相同晶体管数量和频率下，N2P预计能降低5%-10%的功耗，同时提升5%-10%的性能，适合对这两方面都有较高要求的应用。

同时，整个N2系列将增加台积电的全新NanoFlex功能，该功能允许芯片设计人员混合和匹配来自不同库的单元，优化通道宽度以提高性能和功率，然后构建短单元（以提高面积和功率效率）或高单元（以提高15%的性能）。

时间方面，台积电N2工艺将于2025年进入风险生产，并于2025年下半年进入大批量生产；性能增强型N2P和电压增强型N2X将于2026年问世。

2nm需求强劲

在人工智能、移动和高性能计算（HPC）应用的驱动下，半导体市场逐渐复苏，市场对于先进制程产能的需求非常旺盛。据数据预测，全球芯片制造产能中，10nm以下制程占比将会大幅提升，将由2021年的16%上升至2024年近30%。

目前台积电占据着全球代工市场61%的市场份额，远超排名第二的三星的11%。这种市场主导地位使得台积电在客户中具有很高的吸引力，许多顶尖的芯片制造商，如英伟达、AMD、苹果和高通等，都是其长期合作伙伴。大多数AI GPU目前使用7nm或5nm工艺，预计其中的大多数将在2025年底前迁移到3nm工艺，届时台积电3nm工艺的利用率将保持紧张状态。

此前，台积电董事长魏哲家在6月4日股东大会上表示目前所有的AI半导体全部是由台积电生产，并且暗示自己正在考虑提高台积电AI芯片的生产价格。同时，台积电预计2024年的资本支出在280亿至320亿美元之间，预计2025年可能增至350亿至400亿美元，这些巨额预算主要用于3/2nm工艺的研发和生产。在产能供不应求的情况下，台积电将针对5/3nm先进制程和先进封装执行价格调涨，其中3nm代工报价涨幅或在5%以上。

从客户设计定案状况来看，2nm需求更胜3nm、5nm等先进制程，且几乎所有AI相关公司都有与台积电合作，相关报道显示台积电N2第一年的新流片（NTO）数量是N5的两倍多，未来2nm的贡献金额可望高于3nm制程。

在这样的情形下，台积电该领域最大客户、目前占有约半数产能的英伟达同意将部分利润空间让与台积电，以掌握更多的先进封装产能，拉开同竞争对手的产量差距。根据麦格理证券最新报告，目前台积电多数客户已同意上调代工价格换取可靠的供应。而台积电7/6nm节点价格出现下跌，产能利用率只有60%，2025年1月1日起将会降价10%。

三星野心勃勃

在全球晶圆代工领域，台积电一直稳坐行业领头羊的位置，而三星则紧随其后，作为行业老二，也在不断寻求突破。尽管两者的市场份额存在显著差距，但三星并未因此放弃超越台积电的目标。前几年三星就宣布，要持续投入1160亿美元，加速晶圆代工技术的发展，3nm制程率先采用GAA架构，也是唯一在3nm制程中采用GAA架构的。

可事实上，三星想要超越台积电并没有那么容易，近日分析师郭明錤发布的最新报告显示，高通已经成为了三星Galaxy S25系列的独家SoC供应商。要知道，过去这么多年，三星旗舰机一直都是采用的高通骁龙8和自家Exynos双芯片方案，究其原因就是三星自家研发的Exynos 2500芯片在良率上遭遇严重挑战，这种情况下三星是无法按计划生产和供应足够的Exynos 2500芯片。

韩国媒体ChosunBiz援引分析称，三星的3nm制程工艺最大问题在于良率和功耗控制方面逊于台积电10~20%，这使得三星错失了AI时代在先进制程上的先发制人优势，还可能为高通和联发科等竞争对手提供扩大市场份额的机会。这一结果对于三星来说无疑是一次沉重打击，三星对自家3nm工艺抱有极高的期望，希望通过这一技术提供更先进的制程技术和更有竞争力的价格，可结果却与事实相违背。

三星工艺路线图

三星重申了其长期计划，在美国举行的代工论坛上宣布计划明年年底开始2nm量产，表示与3nm工艺相比，其2nm工艺的性能和能效分别提高了12%和25%，芯片体积则减小5%。据介绍，三星的2nm节点包括四种变体（如果算上更名的版本则有五种），每种变体都根据其预期应用而有所区别。

三星为自己芯片工艺的良率付出了惨痛的教训，后续其工艺制程除了要跟上节奏之外，三星晶圆代工部门还需要全力以赴来提高良率，否则因良率不高导致无人问津的故事或将重演。此外，三星在高带宽存储器（HBM）及DRAM市场上的竞争力被评估落后于SK海力士。其竞争对手SK海力士公司目前在HBM市场处于领先地位，去年拥有的市场份额为53%，三星为38%。而HBM能够实现大模型时代的高算力、大存储的现实需求，因此正逐渐成为存储行业巨头实现业绩反转的关键力量。

有鉴于此，三星任命Young Hyun Jun为半导体部门的新负责人，声明中介绍称Young Hyun Jun于2000年加入三星半导体部门，在存储芯片领域的经验丰富。分析人士说，三星在年中更换如此高职位负责人是不寻常的，因为其大多数人事变动通常都在年初进行。对此，三星方面表示，希望Young Hyun Jun凭借积累的经营经验，克服芯片危机。

新战场：先进封装

在摩尔定律逐渐放缓的趋势下，仅仅从微缩晶体管，提高密度以提升芯片性能的角度正在失效，先进封装成为后摩尔时代弥补芯片性能和成本的重要解决方案之一。其中，台积电是全球先进封装技术的领军者，旗下3D Fabric拥有CoWoS、InFO、SoIC等多种先进封装工艺。

台积电不仅积极提高CoWoS封装产能，也在积极推动下一代SoIC封装方案落地投产。AMD是台积电SoIC的首发客户，旗下的MI300加速卡就使用了SoIC+CoWoS封装解决方案，可将不同尺寸、功能、节点的晶粒进行异质整合；苹果对SoIC封装也非常感兴趣，将采取SoIC搭配Hybrid molding（热塑碳纤板复合成型技术）计划应用在Mac上，预计2025~2026年量产。

· CoWoS是一种2.5D的整合生产技术，由CoW和oS组合而来：先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。

· SoIC是台积电基于CoWoS与多晶圆堆叠（WoW）封装技术，开发的新一代创新封装技术，这标志着台积电已具备直接为客户生产3D IC的能力。

三星在2.5D/3D先进封装技术领域同样也在积极布局，并已经推出I-Cube、X-Cube等先进封装技术。针对2.5D封装，三星推出的I-Cube技术可以和台积电的CoWoS技术相媲美；针对3D封装，三星在2020年推出X-Cube技术，将硅晶圆或芯片物理堆叠，并通过TSV连接，最大程度上缩短了互联长度，在降低功耗的同时提高传输速率。 

另外，三星计划在2024年量产可处理比普通凸块更多数据的X-Cube封装技术，并预计2026年推出比X-Cube处理更多数据的无凸块型封装技术。拥有从存储器、处理器芯片的设计、制造到先进封装业务组合的优势。

三星认为「集成解决方案」才是在这个时代的竞争力，正加强GAA工艺和2.5D封装技术的竞争力，以实现低功耗、高性能的半导体。三星表示：“许多公司单独提供具有竞争力的高带宽内存技术和2.5D封装，但三星AI解决方案是唯一一家提供集成AI解决方案的公司。”“当技术得到优化和集成时，可以为客户提供最高价值。”

关键词： 台积 三星 2nm 3nm 制程

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