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图3：具有匹配的电流，但具有不同的亚门限斜率的两个器件之间的亚门限行为。

掺杂的另一个高代价是损伤传输速度。具有高沟道掺杂的器件被迫在更高门栅电场进行工作。这增加了具有门栅电介质界面沟道载流子的散射，导致载流迁移率(图4)和折衷的驱动性能的大幅下降。

图4：对于不同沟道掺杂水平(NA)和温度[2]， MOSFET的电子迁移率是有效电场的函数。

超薄体器件

绝缘上硅(SOI)的异质结构为建造具有超薄硅体(硅厚度Tsi《10nm)(图5)的器件创造了机会。通过由硅电介质界面建立的天然静电屏障，超薄SOI提供一种控制短沟道效应的可选手段。由于受到超薄硅沟道的限制，源/漏结点深度现在就自然的变浅了。

图5所示为一个具有金属门栅和高K门栅电介质的40nm-Lg全耗尽超薄(UT)SOI器件的透射电子显微镜(TEM)图像。与体晶体管不同，超薄SOI通过它们的体结构来改进短沟道静电效应，这一结构减少了它们对沟道掺杂的依赖(图6)。要采用沟道掺杂工艺来控制最小体晶体 管中的漏电，防止其增长到不可控制的水平，这可通过采用薄Si来计算。由于损耗电容Cdm保持为最小值，通过减少S，可使得开/关电流的比率最大化 。

图6 所示为体MOSFET与超薄(UT)SOI所需的沟道掺杂之间的比较，以为给定Lg实现相同的短沟道控制(SG：单一门栅，;DG： 双门栅;PD-SOI： 部分损耗的SOI)。

由于具有低沟道掺杂或不具沟道掺杂，这样一个器件的门限电压可主要通过门栅和电介质材料来确定。由于等效的沟道损耗宽度?Wdm?比Tsi更大，因此， 沟道是完全损耗的。通过放弃使用沟道掺杂物来控制短沟道效应，完全损耗的SOI器件能在减少的有效电场进行操作，在此，载流子迁移率更高(图7)。

图7与等效的体晶体管相比，在具有更高迁移率的情况下，FD-SOI器件能以更低的有效电场工作。

取消沟道掺杂也减少了因随机掺杂物波动引起的可变性。尽管在薄Si体厚度中有变化，与有掺杂体器件相比，FD-SOI器件显示非常大地改进了器件与器件之间的匹配性能 (图8)。这对于存储容量不断扩大的SRAM和受随机变化影响的模拟技术而言则是非常重要的。

图8： FD-SOI与其它来自不同工艺的等效器件之间的失配比较(PDSOI：部分损耗的SOI)。FD-SOI对浮体效应的免疫性和最小化源/漏(S/D)结电容(Cj)以及跟金属