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五十多年来，半导体行业一直依赖一个简单的方程式——缩小晶体管，在每片晶圆上封装更多晶体管，并随着成本的下降而看到性能飙升。虽然每个新节点在速度、能效和密度方面都提供了可预测的提升，但这个公式正在迅速耗尽。

随着晶体管接近个位数纳米工艺，制造成本正在飙升，而不是下降。电力传输正在成为速度与热控制的瓶颈，定义摩尔定律的自动性能提升正在减少。

为了保持进步，芯片制造商已经开始抬头看——字面意思。他们不是将所有内容都构建在一个平面上，而是垂直堆叠逻辑、电源和内存。虽然 2.5D 封装已经将其中一些投入生产，将芯片并排放置在中介层上，但 imec 的 CMOS 2.0 提案更进一步。它创建了一个由专用层组成的晶圆级层饼，每个层都针对其功能进行了优化，并通过超密集互连连接。

吸引力是显而易见的。3D 片上系统可以提供更大的带宽、更高的密度和更低的能耗，而无需仅仅依赖越来越小的晶体管。但挑战同样重大。将晶圆层调整到亚微米公差、管理热应力以及重新思考设计和制造的每个阶段都需要行业前所未有的协调水平。

与此同时，对计算能力的需求正在加速增长。人工智能训练工作负载、高级分析和无处不在的连接正在推动数据中心和设备制造商寻找维持增长的新方法。

“下一个时代将不仅仅由更小的晶体管来定义，”imec 总裁兼首席执行官 Luc Van den hove 在 ITF World 的一次演讲中说。“这将是关于在三个维度上集成功能，以克服二维扩展的瓶颈。”

CMOS 2.0 既简单又激进。基本思想是将芯片分成几层，独立完善每一层，并将它们粘合在一起，就好像它们是一个单片设备一样。从理论上讲，这是超越纳米片的下一步。在实践中，它将测试该行业是否能够像曾经扩展晶体管一样有效地扩展复杂性。

什么是CMOS 2.0？
CMOS 2.0 的核心是努力超越单个单片芯片的限制。每一层不是在同一平面上集成逻辑、存储器和模拟块，而是独立制造并针对其作用进行优化，然后堆叠成一个统一的组件。

该方法结合了四个主要概念：

• 背面供电，将电源轨从正面金属堆栈重新定位到晶圆的后部。这减少了红外压降，并释放了信号而不是配电的路由资源。

• 细间距混合键合，使用铜对铜互连连接堆叠层，其规模远小于传统微凸块。

• 互补 FET （CFET），垂直堆叠 n 型和 p 型晶体管，以缩小标准电池高度并提高密度。

• 双面处理，允许设计人员在晶圆的两侧构建触点、过孔甚至晶体管。这将创建新的路由和集成选项。

原则上，这种分层架构可在逻辑和存储器之间实现更短的信号路径和更高的带宽，同时还通过减少寄生损耗来提高能效。我们的愿景是创建一个功能更像 3D 片上网络的系统，而不是通过长线连接的块的扁平组件。

虽然其中一些想法听起来可能类似于 2.5D 集成，例如安装在中介层上的小芯片，但存在重要差异。在 2.5D 封装中，已知良好的芯片并排放置并通过再分布层或硅桥连接。这种方法提高了 I/O 密度并实现了异构集成，但每个芯片仍然是一个离散的实体，通常具有自己的封装和单独的配电。相比之下，CMOS 2.0 旨在实现真正的晶圆级堆叠，其中层在整体结构中面对面（或面对面）粘合，并以更细的间距相互连接。结果实际上是一个垂直组装而不是水平组装的大模具。

“仅仅扩展晶体管已经不够了。我们需要在各个维度上扩展系统，“Van den hove 说。“通过垂直集成不同的功能，我们可以不断提高密度和功率，而不必仅仅依赖门长的减少。”

图1：imec首席执行官Luc Van den hove在ITF World上展示3D堆栈。资料来源：半导体工程/Gregory Haley

这种区别对性能、成本和可制造性具有重大影响。虽然 2.5D 系统可以重复使用现有的工艺流程和测试基础设施，但 CMOS 2.0 需要重新考虑从晶圆减薄和键合到热管理和 EDA 工具的所有内容。每一层都必须精确对齐，无空隙粘合，并在线验证，以避免复合良率损失。

“我们的想法是将晶圆视为一个平台，您可以在多层中构建，每个层都有自己的最佳技术，”imec 研发副总裁 Julien Ryckaert 说。“这意味着您可以在每一层中使用不同的节点、不同的设计规则和不同的材料，以获得最佳性能和成本。”

尽管混合粘合和背面供电已在测试车辆中得到证明，但将它们与垂直 CFET 和双面加工相结合会带来相当大的复杂性。对于大多数晶圆厂来说，这不仅代表着工艺变革，而且代表着芯片构思、设计和批量生产方式的根本转变。

CMOS 2.0 的优势
虽然堆叠晶圆的想法听起来很简单，但 CMOS 2.0 背后的四大技术支柱中的每一个都代表着与传统半导体制造的重大背离。这些支柱共同定义了该方法的技术基础，并强调了为什么它既有希望又难以大规模实施。

背面供电将电源轨移动到晶圆的背面，使设计人员能够清除正面金属层上有价值的布线。这减少了IR压降并改善了时序收敛，尤其是在密集的标准单元阵列中。英特尔已经展示了一种名为 PowerVia 的背面电源架构，而 imec 自己的背面触点也显示出压降显着降低。然而，集成背面过孔和金属化需要晶圆减薄和专门处理，以防止翘曲和污染。

需要细间距混合键合，以比传统微凸块更窄的间距通过铜对铜互连连接每个堆叠层。虽然微凸块间距通常为 40 至 50 微米，但混合键合的目标小于 2 微米。这可以在层之间实现巨大的带宽，但它需要近乎完美的晶圆对准和表面处理，以避免空隙或开放连接。

与此同时，CFET 建立在栅极全周晶体管的概念之上，通过垂直堆叠 n 型和 p 型器件。这种配置将标准单元高度缩短了 30% 至 40%，并提高了逻辑密度，而无需更小的栅极长度。然而，对齐两种晶体管类型的栅极并通过多层集成触点会增加光刻、沉积和蚀刻步骤的复杂性。

最终的发展是双面加工允许在晶圆的两侧制造器件、触点和布线层。在成熟的流程中，这可以实现额外的配电、替代互连方案，甚至背面的功能设备。但双面设计需要用于晶圆翻转、对准和计量的新工艺模块，以保持良率和性能。

这些支柱中的每一个在技术上都是孤立的，但将它们组合在一个单一的工艺流程中是CMOS 2.0的独特之处，而且极难实现。产量管理、过程控制和设计工具准备情况将决定这一愿景是否可以扩展到 HVM。

表 1：imec 的 CMOS 2.0 四大支柱。资料来源：imec

CMOS 2.0如何改变设计规则
CMOS 2.0不仅仅是重塑工艺流程。它从根本上改变了设计人员对片上系统进行分区、路由和验证的看法。在传统 SoC 中，布局规划从标准单元的平面画布和可预测的金属层堆栈开始。配电和信号路由一起优化，前端逻辑和后端互连之间有明确的分离。

当多个层堆叠在整体程序集中时，其中许多假设不再适用。设计人员必须尽早决定哪些块应该位于哪些层，以及电流将如何垂直流过背面过孔。不是单一的电网，而是具有不同电阻路径和热约束的重叠平面。即使是像引脚分配这样基本的事情也会成为一个三维问题，需要能够跨多层对布线资源进行建模的工具。

“跨层划分不仅仅是一个平面规划问题，”新思科技高级总监 Amlendu Shekhar Choubey 说。“它改变了您对电力传输、信号完整性以及每个阶段需要测试的内容的看法。你必须从一开始就考虑这些限制，否则你永远不会关闭时机和产量。

这种转变也会影响寄生提取。较短的垂直互连可以改善延迟，但它们会引入新的电容驱动耦合效应，必须对其进行精确建模。EDA 工作流程必须考虑跨层的热梯度，因为一层中的热点可能会降低相邻层的性能或可靠性。设计人员还需要了解键合过程中的机械应力如何随着时间的推移影响器件性能。

布局和布线工具也需要发展。今天的引擎是建立在数十年来关于二维布线和标准单元行的假设之上的。当层可以以亚微米间距面对面连接时，布线就更像是组装 3D 网状网络。这需要新的算法和设计规则，以及可视化工具来帮助工程师了解他们的设计在所有三个维度上的性能。

除了路由之外，签核和验证流程也必须进行调整。多层集成需要检查多个工艺步骤的对准公差、键合质量和电源完整性。热模拟必须跟踪热量如何通过不同层以及局部热点是否会降低性能。如果没有最新的建模和分析工具，随着层数的增加，复合产量损失的风险也会增加。

“EDA 不再只是芯片设计，”西门子 EDA 产品管理高级总监 John Ferguson 说。它是一种整体动物，从概念到边缘的现场数据。这意味着以一种不会扼杀周转时间的方式对各层的热、应力和电效应进行建模。

测试和生命周期遥测正在成为关键的差异化因素。在多层组装中，已知良好芯片经济性变为已知良好层，这意味着每个晶圆级层在键合前都必须经过测试和验证。监控现场可靠性的能力取决于将传感器嵌入堆栈深处。构建有效的芯片生命周期管理策略意味着在最早的设计阶段整合测试挂钩和遥测基础设施。

“测试和芯片生命周期管理不能是事后才想到的，”Synopsys 的 Choubey 说。“在垂直堆栈中，您仍然需要已知良好的芯片和现场遥测路径。”

这种复杂程度还需要改变工程团队的协作方式。芯片设计、封装和制造之间的传统界限开始变得模糊，因为每个学科都更依赖于其他学科。对于许多公司来说，这不仅仅是一次技术转型。这也是一种文化问题，需要新的工作流程、技能组合和合作伙伴关系。

“将系统拆分为不同的层可以降低每个子系统的复杂性，但也会增加连接它们的复杂性，”西门子 EDA 定制 IC 验证部门产品管理总监 WeiLii Tan 说。“现在你有相互关联的子系统，你必须找出在它们之间路由的最佳方式。”

制造业的逆风虽然
CMOS 2.0的愿景令人信服，但要将其投入大批量生产，需要解决一长串制造挑战。即使单独而言，这些障碍也是巨大的。

亚微米混合键合可能是需要克服的最大技术挑战。从间距为 40 微米的微凸块转变为 2 微米以下的铜对铜键，晶圆对准精度要求低于 100 纳米。键合界面处的任何颗粒或表面粗糙度都可能导致空隙或电气不连续性。即使是很小的工艺偏移也可能导致产率损失，并级联到堆栈的所有层。

“键合对准器目前提供低于 50 纳米的精度，这意味着晶圆到晶圆的覆盖精度不到 100 纳米，”EV Group 业务发展总监 Bernd Dielacher 说。“这种精度水平对于支持 imec 的互连扩展路线图至关重要。”

背面加工和晶圆减薄增加了其他挑战。为了实现背面供电，晶圆必须减薄至 20 微米左右，并极其小心地进行加工，以避免翘曲和污染。处理超薄基材需要专门的载体、临时粘合剂和尚未标准化的清洁步骤。

“处理超薄晶圆本身就是一个科学领域，”Brewer Science 首席应用工程师 Alice Guerrero 说。“如果你不能完美地控制弓形、翘曲和污染，背面集成的所有好处都会消失。”

工艺复杂性和配方管理也是主要挑战。混合键合和背面金属化需要精确控制沉积、蚀刻和退火步骤。在许多情况下，工艺窗口非常窄，以至于手动调整配方不再实用。这促使人们越来越依赖机器学习来发现稳定的工艺条件。

“当你看到现代蚀刻工具时，你已经拥有了天文数字的配方，”Lam Research 首席技术和可持续发展官 Vahid Vahedi 在 ITF World 的一次演讲中说。“当你添加背面处理和混合键合时，工艺空间就会变得如此之大，以至于你需要人工智能和高级分析才能找到稳定的作窗口。”

材料集成和原子级薄膜呈现出另一层复杂性。当设备垂直堆叠时，薄膜厚度或成分的任何变化都会影响对齐、产量和长期可靠性。原子层沉积 （ALD） 等选择性沉积技术对于在整个晶圆表面构建均匀的界面变得至关重要。

“一旦设备实现 3D，每个单层都很重要，”ASM 首席执行官 Hichem M'Saad 在 ITF World 的一次演讲中说。“选择性 ALD 使我们能够自对准过孔并保持当今全能栅极和未来 CFET 的可靠性。”

检测和计量
最后，检测和计量必须发展。传统的光学检测很难看到粘结层之间埋藏的空隙。虽然正在部署包括红外成像和 X 射线断层扫描在内的非破坏性方法来及早发现缺陷，但随着工艺步骤的成倍增加和特征尺寸的缩小，缺陷分类仍然是一个瓶颈。

“无损检测对于产量优化至关重要，”Dielacher 说。“如果你不能及早看到层之间的空隙，这会导致高废品率。”

除了最后阶段的计量之外，制造商也越来越认识到在工艺早期发现潜在晶圆问题的重要性。即使是轻微的翘曲或弯曲也会在减薄和粘合过程中放大，导致对准失败或部分空隙，从而降低良率。

当多个好的模具堆叠在一起时，经济风险甚至更高。一个晶圆中的单个潜在缺陷可能会破坏其上键合的每一层的价值。出于这个原因，一些晶圆厂正在更早地尝试更全面的宏观检查和偏移跟踪，以便在高风险晶圆进入键合流之前将其标记出来。

“他们正在寻找的是芯片完整性的最大概率，”Microtronic 应用总监 Errol Acomer 说。“如果你及早发现某些东西，你可以在它成为一个代价高昂的问题之前对其进行保护。”

除了提高良率外，早期检查还可以详细记录每个晶圆随时间变化的状况，从而在现场发生故障时更快地进行根本原因分析。

“许多客户希望在整个生产线上多次获得每个晶圆的图像，”Akomer 说。“如果以后出现问题，你可以准确追踪它从哪里开始。”

这些做法起源于汽车和航空航天等高可靠性市场，但它们将与CMOS 2.0越来越相关，在CMOS 2.0中，堆叠多个晶圆层的成本和复杂性将使偏移控制和可追溯性对于经济可行性至关重要。

可靠性经济性虽然
CMOS 2.0有望显著提高密度和性能，但它也带来了新的可靠性和成本风险，这些风险与平面缩放有着根本的不同。最重要的因素之一是产量堆叠。在单片晶圆堆栈中，每一层都必须符合规格。如果任何层发生故障，则整个程序集将丢失。即使是适度的缺陷率也会跨层复合，将有效良率推向挑战商业可行性的水平。

已知良好芯片策略已在 2.5D 和多芯片模块中使用多年，允许制造商在最终组装之前筛选单个芯片。通过晶圆级键合，重点转移到已知良好的层。这需要在每个构建阶段进行严格的在线测试和检查，以及过程监控，以便在细微的变化通过堆栈传播之前捕获它们。

“一个 AI 包中有 50 个图块，一个坏的 GPU 会杀死 49 个好的 GPU，”英特尔代工服务研究员马克·加德纳 （Mark Gardener） 在 ITF World 的一次演讲中说。“模级分拣和中流测试插入成为一种极大的经济优势。”

除了产量之外，现场可靠性也变得更加复杂。热循环、机械应力和电迁移会以不同的方式影响不同的层。故障分析也更加困难，因为传统的探测和成像技术通常无法在没有破坏性方法的情况下进入埋层。随着设备投入生产，制造商将需要新的策略来监控现场健康状况并预测随时间推移的退化情况。

另一个经济考虑因素是 3D 晶圆堆叠的投资是否对所有市场都有意义。虽然高性能计算可以吸收更高的工艺成本来获得密度和带宽，但许多其他细分市场可能会发现经济性令人望而却步。成熟的节点将继续发挥重要作用，尤其是在成本、功耗和可靠性胜过原始晶体管密度的情况下。

“像 130 纳米和 22 纳米这样的节点不是传统节点;它们对于电气化和射频至关重要，“GlobalFoundries首席技术官Gregg Bartlett在ITF World的一次演讲中说。“我们可能没有在魅力层以下投入足够的研发。”

目前，CMOS 2.0 的经济性可能会有利于那些能够以卓越的性能和节能来证明更高成本的应用。但随着工艺成熟度的提高，其中一些好处可能会向下游迁移，就像先进封装在过去十年中开始做的那样。

竞争性选项
CMOS 2.0并不是扩展扩展的唯一策略。代工厂和系统公司也在大力投资替代路径，每种路径都有自己的一套好处和权衡。

最成熟的替代方案是在中介层上使用小芯片进行 2.5D 集成。这种方法允许设计人员将逻辑、存储器和模拟功能分解到单独的芯片中，然后将它们并排连接到硅或有机基板上。好处是灵活性。每个芯片都可以在最合适的节点上制造，独立测试，并在流程后期组合。已知的良好芯片经济性、成熟的工艺工具和更简单的良率管理使 2.5D 对于从高端 GPU 到网络 ASIC 的各种应用具有吸引力。

然而，2.5D 集成有其局限性。即使使用先进的再分布层和硅桥，小芯片之间的 I/O 密度也比混合键合所能达到的密度低几个数量级。电力传输仍然更加复杂，并且随着数据通过更长的水平路径，信号延迟也会增加。对于需要海量带宽和紧密集成的工作负载，2.5D 可能还不够。

第二种选择是CFET器件的单片缩放，无需晶圆堆叠。通过垂直组合 n 型和 p 型栅极全周晶体管，设计人员可以在不改变集成模型的情况下降低电池高度并提高密度。这种方法利用现有的工艺流程，避免了多层组件的对齐和粘合挑战。权衡是，扩展最终会再次遇到 CMOS 2.0 试图通过添加第三维度来解决的相同互连和布线限制。

一些公司还在探索基于小芯片的 3D 集成，将堆叠与已知良好的芯片方法相结合，进一步模糊封装和单片设计之间的界限。

最后一个考虑因素是基础设施是否能够跟上设计和制造的复杂性。随着工艺节点的进步，流片、OPC（光学接近校正）和验证所需的计算资源呈指数级增长。即使是最先进的 EDA 流也会随着晶体管数量的激增而承受压力。

“OPC 计算每两年增长十倍，”NVIDIA 先进技术副总裁 Vivek Singh 在 ITF World 的一次演讲中说。“按照这个速度，你需要一百个超大规模数据中心来进行掩码合成。加速计算是我们驯服复杂性野兽的方式。

表 2：超越纳米片时代扩展的三种途径。资料来源：半导体工程/Gregory Haley

在这些策略之间进行选择将取决于产品要求、经济限制和生态系统准备情况。在许多情况下，答案可能不是非此即彼。混合键合、小芯片和单片 CFET 缩放可以作为互补工具共存，将摩尔定律扩展到纳米片时代之外。

展望和里程碑CMOS
2.0 是成为下一个标准平台还是仍然是一个实验性利基市场，将取决于其最大障碍能够以多快的速度得到解决。原则上，晶圆级堆叠、背面电源和 CFET 集成的物理特性是合理的。在实践中，技术、经济和后勤里程碑的清单很长。

首先，亚微米混合键合必须证明它能够大规模提供可靠、无空隙的互连。产量管理、在线检测和过程控制对于避免跨层复合损失至关重要。设备制造商和材料供应商已经在合作改进表面处理、粘合化学品和清洁协议。

“混合键合已经从研究转向生产，但可靠的互连缩放到 1 微米以下取决于许多因素，例如完美的晶圆制备，”Dielacher 说。“过高的表面粗糙度或任何污染都会破坏界面，因此必须严格控制整个工艺流程。”

其次，背面感知 EDA 流程必须成熟。布局和布线引擎、时序签核工具和功率分析框架将需要处理多层连接，而不会让设计人员不知所措。仿真模型必须以可信且可重复的方式捕获寄生相互作用、热梯度和机械应力。

“EDA 不会在真空中解决这个问题，”西门子数字工业软件产品管理高级总监 Joe Davis 说。“生态系统必须共同开发方法和标准，否则学习曲线将过于陡峭。”

第三，超薄晶圆的材料和处理工艺必须变得更加坚固。翘曲、弓形和污染必须控制到远远超过当今标准的水平。

“你可以拥有最好的设计工具和工艺模块，但如果材料还没有准备好，那么这些都无关紧要，”Brewer Science 的高级技术专家 Douglas Guerrero 说。“物质准备是其他一切的守门人。”

最后，生态系统必须保持一致。设备供应商、代工厂、EDA 提供商和 IP 供应商都必须就支持 CMOS 2.0 生产的标准、工作流程和供应链达成一致。没有一家公司可以孤立地解决这些挑战。

“CMOS 2.0 不是晶体管路线图。这是一个系统路线图，“imec 的 Ryckaert 说。“该行业将不得不决定是要在二维还是三维中扩展。如果我们能够保持一致，它就会开启十年的创新。如果我们做不到，我们可能会被困住。

在短期内，CMOS 2.0 技术最有可能出现在高性能计算、人工智能加速器和高端移动设备中，这些领域的密度和带宽证明了投资的合理性。随着时间的推移，如果产量提高并且流程稳定，它可能会迁移到更广泛的市场。

目前，CMOS 2.0 让我们得以一睹纳米片时代之后的风采，并提醒人们缩放不再仅仅与晶体管有关。它是关于整个系统，层层叠叠，需要新工具、新材料、新思维。

关键词： CMOS 2.0 纳米 分层逻辑