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三星为了与台积电竞争大绝尽出，根据《韩国经济日报》报导，三星计划采用最新「背面电轨」（BSPDN，又称「晶背供电」）芯片制造技术，能让2纳米芯片的尺寸，相比传统前端配电网络（PDN）技术缩小17%。

三星代工制程设计套件（PDK）开发团队副总裁Lee Sungjae近期向大众揭露BSPDN细节，BSPDN相较于传统前端配电网络，可将芯片效能、功率分别提升8%、15%，而且三星预定在2027年量产2纳米芯片时采用BSPDN技术。

BSPDN被称为次世代晶圆代工技术，该技术主要是将电轨置于硅晶圆被面，进而排除电与讯号线的瓶颈，以缩小芯片尺寸。

先进制程竞赛白热化，英特尔则预计今年将BSPDN应用在英特尔20A（相当于2纳米节点）的制程上，该公司称该技术为「PowerVia」。台积电则计划在2026年底左右，对1.6纳米以下制程导入BSPDN。

Lee Sungjae也公布次世代GAA制程的计划及芯片效能，三星将在今年下半年量产基于第二代环绕式闸极（GAA）技术（SF3）的3纳米芯片，并将GAA导入2纳米制程。SF3相比第一代GAA制程，芯片效能和功率提升30%、50%，芯片尺寸亦缩小35%。

关键词： 三星 BSPDN 台积电

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