电子产品世界

为了在AI时代保持竞争力，半导体公司甚至许多系统公司正在推出一种新型的超大型系统级芯片（SoC），使用先进的工艺节点将数百亿个晶体管封装在逼近现代芯片掩膜版极限的硅片上。这些芯片包含超过十亿个标准单元，越来越多的第三方IP，以及数千个时钟来保持一切的协调。这些因素在缩短上市时间的同时，使得设计复杂性激增。

随着晶体管缩放速度的放缓，将异构芯片或芯粒绑定在2.5D和3D配置中也成为了常态，从而在封装中压缩更多的硅片面积。

Ausdia公司CEO Sam Appleton表示，这种复杂性对芯片内的时序产生了挑战。所有在这些巨型硅片上传输的信号都必须在正确的时间到达，以确保设备的平稳可靠运行。“这些芯片（甚至内部的芯粒）正在逼近掩膜版的极限，也就是说它们的物理尺寸已经达到了晶圆厂的制造极限。所以，我们都面临的挑战之一就是如何在时序方面验证这些巨型芯片，确保没有任何遗漏，”他在接受《电子设计》采访时说道。

大多数电子设计自动化（EDA）软件的主要厂商都在开发更先进的工具来实现时序收敛，这关乎确定芯片的时钟频率，并满足设计的时序约束。

然而，即使使用最新的EDA软件，捕捉最新、最大AI芯片的复杂性也并非易事。Appleton表示，Ausdia正在努力帮助公司理清这一切。该公司的软件工具可以将SoC的构建模块转换为更紧凑的抽象模型，同时保留所有时序约束，以便其他EDA工具可以在整个芯片内同时评估时序。

Ausdia正试图通过其HyperBlock技术进一步应对这些巨型芯片带来的挑战，该技术在最近于旧金山举行的设计自动化会议（DAC）上首次亮相。

时序在高性能AI芯片中的重要性

Appleton表示，芯片的日益复杂化使得时序收敛变得更加具有挑战性。

在最新的SoC中，晶体管被排列成数千万到数十亿个逻辑门，并被捆绑成多达十亿个子块或“标准单元”。这些单元必须一起放置并路由到设备的平面图中，以创建CPU核心、AI引擎或其他IP构建模块。确保所有通过芯片传输的信号保持准时至关重要，因为任何信号的过早或过晚到达都可能中断设备的平稳运行。

Appleton指出：“如果你打开其中一个小块，它可能包含数百万个单元，这些单元是放置和路由的实例。你将这个较小的块放在一个更大的块内，这个块可能包含一亿个实例，然后你将这些更大的块组装到最终的芯片中。所以，如果你展开芯片，你将拥有大约十亿个小块，可以放置、移动、路由并相互连接。”

许多大型AI SoC基于更先进的工艺节点，使它们的晶体管具有更少的漏电流和更快的时钟速度。但时序延迟主要由互连线和金属线电阻主导。这会带来设计中IP放置的挑战，以防止更长的互连延迟并减少路由拥塞。例如，如果你决定增加一对IP块之间的距离，可能需要在它们之间增加管线以确保它们保持准时。

时序问题可能会削弱芯片的性能，并增加从过热到故障的风险。然而，解决这些问题可能需要对设备的功效和面积做出妥协。

Appleton表示：“我们曾遇到过这种情况，芯片从晶圆厂出来后，有一部分拒绝工作，或者它只能在一个人用冷却剂喷雾器对准芯片的情况下工作，而另一个人开始祈祷。”他补充说，在这些情况下，公司被迫找到问题所在，修复它，然后重新订购芯片，这本身可能会花费数千万美元，还要加上数月的延迟。

芯片内部的时序可能受到从电压（IR）下降、温度甚至晶体管制造过程中微小差异等因素的影响，这些因素在先进工艺节点上变得更加普遍。

为了提前识别和修复时序问题，大多数半导体公司采用了专为静态时序分析（STA）设计的EDA工具，如Cadence Tempus和Synopsys Primetime。

Appleton表示，随着半导体行业进入3D IC时代，时序收敛变得更加复杂。“在3D芯片中，时序问题被放大了。我们正在与那些将四个达到掩膜版极限的独立芯片放置在硅中介层上的客户合作。然后，他们必须问自己，‘我们是否能够让时序正确——不仅仅是对于每一个达到掩膜版极限的芯粒，还包括封装中的所有芯粒？’因此，问题的范围更大了。”

HyperBlock：捕捉大型AI芯片的时序复杂性

正如Ausdia指出的那样，运行这些庞大的硅片需要大量的计算能力，因此也需要时间来确保它们按预期工作，并且在时序方面没有任何问题。

许多半导体行业的领先公司——以及试图模仿它们的系统公司——拥有巨大的数据中心，用于在将蓝图提供给晶圆厂之前设计、模拟和验证其芯片设计。但即使是最新的时序收敛EDA工具在加载最大AI芯片时也遇到了困难。Appleton指出，半导体工程师已经找到了绕过这一问题的方法，包括将芯片设计切割成更小的部分，然后验证它们。但他们倾向于将这些技巧保密，因为这被视为商业机密。

Appleton表示：“大多数半导体公司不愿意讨论他们的做法，因为他们认为这是一种商业秘密，我们也不希望任何人知道我们是如何做的，因为这是一个竞争优势。”他补充道：“这是签核过程中的一个灰色地带。”

与采用分而治之的方法不同，Ausdia的Timevision技术将芯片的设计转化为紧凑的代码块，捕捉其所有的复杂性。通过将其输入其他EDA工具，你可以运行整个芯片以检查时序问题。“我们一直是验证非常大型芯片设计的行业领导者之一，我们定期处理超过十亿个标准单元的设计，”Appleton说。“但即使是我们也面临容量问题。”

Ausdia正试图通过其HyperBlock技术解决这个问题，该技术为半导体公司甚至许多系统公司设计的最大、最先进的AI芯片创建智能抽象。该公司表示，它将验证这些芯片是否符合时序约束所需的内存减少了多达10倍，同时性能提高了多达20倍。Appleton指出，“我们希望能够加载这些巨型设计，但我们也希望以经济的方式进行。”

Ausdia表示，HyperBlock可以在设计过程的不同阶段使用，甚至可以在将芯片的功能安排成逻辑门（综合）之前以及在将所有组件放置和路由在一起之前使用。该公司声称，这使得客户能够“左移”并在早期阶段开始解决时序问题。HyperBlock本身可以加载到SoC的顶层——即IC的核心构建模块被组装和连接的地方——所有的复杂性和时序约束都被保存在HyperBlock中。

随着芯片设计师接受越来越大的设计尺寸，“这些公司希望避免任何可能的风险，因为这些项目实在是太昂贵了，”Appleton说。

关键词： EDA

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