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上述各级电路中，最为关键的部分是比较级电路。通过它将模拟信号采样、量化为数字信号，本级输出数字信号的质量将影响后级触发锁存级能否可靠工作。所以，它的性能 直接决定了整个ADC 电路的工作速度。为了获得高增益及良好的输入动态范围，采用栓锁再生比较器，利用其正反馈的工作原理达到高的采样、量化速度，且对小的输入信号仍然能够正 确工作，为后级的触发锁存级提供足够的量化数字电平[5]。栓锁再生比较器的电原理图如图3（a）所示。图3（b）为其在20mVpp 输入信号、500MHz 时钟作用下的仿真工作特性。

图3、（a）栓锁再生比较器；（b）比较器仿真结果

由图3可知，该比较器在时钟的高电平作用下对外部输入信号进行取样，直至时钟的高电平结束。这一过程中，比较器负载电阻端的电平及比较器的输出端电平均跟随外部输入信号而变。到达时钟的下降沿时，比较器利用正反馈作用立刻将时钟高电平最后时刻取样的外部信号进行量化，使比较器的输出端强置于稳态的高、低电平。因此，比较器的负载电阻、输入取样对管的栅宽及正反馈量化对管的栅宽都需要仔细设计，以达到高增益、高输出量化摆幅。比较器的后级采用下降沿D 型触发器，利用与比较器相同的时钟信号进行触发锁存。为了对比较器的量化输出稳态值进行可靠触发锁存，需要精细设计整个ADC 电路的时钟分布。最终版图布局时恰当安排各级版图位置，使到达触发锁存级的时钟信号稍稍滞后于比较器级（如δ），即可用同一时钟可靠同步整个ADC电路。最终电路的具体时序安排如图4 所示。

图4、ADC 各级电路时钟时序分布

由于相位体制ADC的量化对象是信号的相位量，因此芯片版图设计时将片内互补时钟单元置于整个电路版图的中心，保证电路内部同一级4个通道的时钟信号边沿相差不大。此外，还要尽量保证各通道内部信号所走路径长度一致。

由于本电路最终将采用全离子注入非自对准常规工艺，而ADC 又对器件的离散非常敏感，所以结合实际工艺情况，利用蒙特卡罗分析，计算了ADC电路对器件阈值电压离散的敏感度，进而分析电路的成品率。通过不断改进各 级电路中器件的栅宽比例使得最终ADC 电路在现有工艺水平下能够达到80 %以上的成品率，至此电路设计完毕。

关键词： 数字射频存储器 GaAs ADC 比较级电路