电子产品世界

　　结论

　　信号在不相关或者异步时钟域电路之间传输时，会出现压稳态问题。亚稳态失败平均时间间隔与器件工艺技术、设计规范和同步逻辑的时序余量有关。FPGA 设计人员可以通过增大tMET ，采用增加同步寄存器时序余量等设计方法来提高系统可靠性，增大亚稳态MTBF。Altera 确定了其 FPGA 的MTBF 参数，改进器件技术，从而增大了亚稳态MTBF。使用Altera FPGA 的设计人员可以利用Quartus II 软件功能来报告设计的亚稳态MTBF，优化设计布局以增大MTBF。

　　致谢

　　■ Jennifer Stephenson，应用工程师，软件应用工程技术组成员， Altera 公司。

　　■ Doris Chen，软件和系统工程高级软件工程师， Altera 公司。

　　■ Ryan Fung，软件和系统工程技术组资深成员， Altera 公司。

　　■ Jeffrey Chromczak，软件和系统工程资深软件工程师， Altera 公司。

关键词： FPGA 压稳态 MTBF 寄存器