多路同步串口的FPGA传输实现
FPGA内部采用异步FIFO解决DSP时钟频率和FPGA时钟频率不匹配的问题，写时钟由DSP输出的同步时钟信号提供，时钟频率为60MHz;读时钟由FPGA的锁相环PLL时钟提供，PLL输出时钟频率为100MHz。
接收模块
由于DSP的8个同步串口同时写入，FPGA数据接收模块一共有8个，每个模块接收到的数据都存放在一个特定的FIFO中，将其称之为R_FIFO。
DSP输出信号为frame,clk, data，FPGA以DSP同步串口的输出时钟clk作为采集数据的时钟。系统上电结束后，FPGA等待ARM发送接收允许指令，接收允许后，FPGA就可以开始接收数据。
当frame信号为高，FPGA即开始接收从DSP发送的串行数据，在每个dsp_clk的上升沿读取一个bit的数据，之后将数据转入移位寄存器中。FPGA引入一个模块，时刻监测frame的下降沿，当frame下降时，即表示一个字的数据发送完毕，移位寄存器的数据放入R_FIFO的数据输入口，将R_FIFO的写使能置高，向R_FIFO发出写入请求，写入此时的数据至R_FIFO中，依次循环。当R_FIFO中的数据个数不为0时，即向FPGA的发送模块发送请求。
发送模块
接收模块接收到DSP同步串口数据后，即通过reg与answer信号与FPGA数据发送模块之间进行数据传输，如图3所示。
图3 FPGA接收及发送模块
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