实现补码加减运算的逻辑电路
作者:dolphin
时间:2011-08-01
实现补码加减运算的逻辑电路
运算前,X、Y寄存器分别存储被加(减)数 和 加(减)数,计算结果存回X寄存器;F为加法器,能在命令X→F和Y→F信号的控制下接收两个寄存器中的数据并完成加法运算,运算结果在F→X命令信号的控制下接收回X寄存器中。
为实现减运算,应将Y寄存器中补码数据的负数表示送到加法器F,这可以通过送Y寄存器中每位数据的反码并在F的最低位给出进位1输入信号变通完成,用/Y→F和1→F控制命令实现。
![](http://uphotos.eepw.com.cn/fetch/dianlut5/20091013224321259.jpg)
图2.5 实现补码加减运算的逻辑电路
![](https://webstorage.eepw.com.cn/images/2014/m/wx.png)
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