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2 系统的总体设计
选用TI公司的TMS320C6713 DSP，该款DSP为高性能32位浮点型，其主频可达到300MHz，处理速度高达2400MIPS，片上共有264k×8位存储器，内置2个MCASP、2个MCBSP、2个I2C、1组GPIO、2个32位定时器、1个16位主机接口HPI和32位EMIF总线。选用Altera公司CycloneII系列的EP2C5 FPGA，该款FPGA拥有4608个逻辑单元，片上共计119808比特的RAM，2个高性能的锁相环，13个18×18的硬件乘法器以及具有142个用户可用的IO口。
系统的CCD摄像头直接与视频解码芯片SAA7111相连，SAA7111将采集到的模拟图像数据转换成RGB565格式的图像数据，FPGA将接收到的图像数据存入到SDRAM1，然后发送一个信号给DSP；FPGA同时检测DSP对SDRAM2的数据加密完了的标志信号，这时FPGA读取SDRAM2中的数据，将数字图像数据通过ADV7123转换模拟图像数据，通过VGA接口显示。当DSP得到FPGA发送过来中断信号后读取SDRAM1的图像数据，然后根据多混沌加密算法对其进行加密，然后将加密后的数据存储到SDRAM1中，同时发送一个加密完成的标志信号给FPGA。系统整体设计框图如图2所示。

2．1 FPGA子系统设计
FPGA子系统需要实现的功能包括SAA7111的初始化、SDRAM接口控制以及VGA实时显示模块。
视频解码芯片SAA7111在系统的视频输入处理部分，需要对其进行合理的配置后，才能实现将模拟视频信号转换成相应格式的数字图像数据。SAA7111片内有32个控制寄存器，其中20个是可编程的，FPGA需通过I2C接口对其进行初始化，初始化流程图如图3所示。在对SAA7111进行配置时，首先时钟信号采用400kHz较为可靠，其次是I2C总线的开始信号、停止信号和应答信号，再次是设置好SAA7111相应寄存器的数据。

SDRAM的主要任务是完成图像数据的存储及加密数据输出。FPGA控制SDRAM程序主要由命令状态机模块和数据传输2个子模块组成。系统上电时需有100-200μs的等待时间，然后FPGA对其进行初始化。在进行完初始化之后，便可以对SDRAM进行读写控制。对SDRAM进行读写操作时，需先激活要读写的行和列，才可以对相应的行列进行数据读写，读写完成后FPGA将对SDRAM产生一个预充电的命令。
FPGA对SDRAM1和SDRAM2是采取乒乓缓存的方式控制。假如这时FPGA对SDRAM1进行存储图像数据，写完数据后对SDRAM2进行读数据；当FPGA对SDRAM1写完数据后，DSP读取SDRAM1里的数据，加密后将数据存入SDRAM1；下一次就是FPGA对SDRAM2进行写数据，如此反复交叉进行操作。
VGA显示子模块主要是产生VGA时序控制信号，VGA时序控制信号主要包括RGB数据信号、行同步信号及场同步信号。

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关键词： FPGA DSP 混沌 实时视频