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例。在对这样的超大规模设计进行分析时，如果运用现有的生产流程，分层的静态和动态电源签核需要10天左右才能完成；如果采用Voltus集成电路电源完整性分析解决方案，则可以在32 个CPU上同时进行分析操作，仅耗时26个小时就可以完成分析工作—速度比原来提高了10倍左右，因此可以提前将设计方案送交制造（图2）。

　　

　　来看一个静态功率分析的案例，在该案例中采用了一个在40nm级节点拥有2700万个实例的模拟/混合信号芯片。如果利用现有的生产流程，要完成分析将需要 58个小时。而如果利用Voltus集成电路电源完整性分析解决方案，则可在8个CPU上同时进行分析操作，仅耗时6个小时就可以完成分析工作，速度提高了10倍左右，并且不会降低准确度。

　　该工具采用了分层结构，而且分析性能卓越，可以通过计算机网络进行计算而且容量非常大 （最多可以支持10亿个实例）。例如，如果一台单机配有16个CPU，Voltus集成电路电源完整性分析解决方案可在这些CPU上同时进行分析操作。如果单机的数量不止一台，每台单机都有多个CPU，而且这些单机连接形成了一个网络，该工具仍然可以使用其多线程分布式处理技术支持快速电源分析计算。通过分层方法，工程师可以建立电源网络模型，这是设计层次中较低层的部分，目的是获取所关注的电源网络信息。这一模型减小了从顶层所看到的节点总数，鉴于此，与同类解决方案相比，工程师在分析过程中可以运行更多的设计实例（图3）。

　　

　　在设计收敛方面，Voltus工具在早期底层规划和电源规划阶段对电源轨进行分析，以便通过布线布局、工程变更指令（ECO）和芯片与系统的协同设计分析在物理上对电源网络进行优化。在准确度方面，Voltus集成电路电源完整性分析解决方案采用SPICE级的轨矩阵解算法以及精确的电源网络电阻电容萃取和实例功率计算/分布。轨矩阵解算法较为复杂，可以在分布在多台设备上的几十个CPU上同时进行，提供大型电源网络的高准确度模拟。

　　整个签核流程的一部分

　　Voltus集成电路电源完整性分析解决方案是Cadence公司提供整个签核和设计收敛流程的一部分。该工具的作用与独立的电源签核工具类似。但它集成了很多其他组件，给设计工程师们提供了一个从芯片到系统的多产快速的设计收敛流程。

　　早期电源轨分析

　　在传统的设计流程中，工程师布完线之后，会进行电源签核分析，以评估电源网络设计方案的可行性。但是，如果在布完线之后才对设计方案的电源完整性进行分析，而且在分析之后发现了问题，则需要耗费更长的时间来解决问题，甚至可能无法解决。Voltus集成电路电源完整性分析解决方案可以避免上述问题，因为它同时还集成了Cadence Encounter数字实现系统，使设计工程师们可以将电源网络设计挪到物理实现的早期阶段。早期电源轨分析考虑了底层规划信息，以及电源网络金属元件的大小和位置。如果工程师必须将两个功能区块放到一起（而且两个区块均十分活跃），则该集成解决方案可以提供关于如何实现最佳布线的指导建议。良好的早期轨分析结果将会推进电源签核，更快地汇聚，从而加快设计收敛。 现实环境中的峰值功率分析

　　如果像IR压降和电迁移这样的电源完整性问题没有得到解决，可能会导致硅故障。通过在现实环境中进行电刺激分析可以提高分析结果的准确性，特别是在长时间内考量芯片的行为，以及在活跃度增加的情况下观察峰值功率消耗发生的位置时更是如此。

　　Cadence公司Palladium平台提供的“深循环”动态功率分析（DPA）功能支持在现实环境中进行电刺激分析，得益于此，Cadence Palladium仿真技术与Voltus解决方案的结合能够实现高准确度的集成电路电源完整性分析（图4）。

　　

　　统一的电子签核

　　时序对电源最为敏感。因此，如果电源网络实例中缺乏准确有效的电源值则会引发设计防护频带，也就增加了静态时序中的负面因素。由于Voltus集成电路电源完整性分析解决方案集成了CadenceTempus时序签核解决方案，设计工程师们就可以使用统一的功率和时序分析收敛系统。集成解决方案将静态时序分析的准确率提高了3个百分点，减少了时序中的负面因素，并且在芯片上生成了更符合现实使用环境的压降。

　　芯片-封装-印刷电路板协同仿真与分析

　　为了防止封装过程中的热崩溃以及在芯片上和在印刷电路板阶段出现的其他电源完整性问题，该工具集成了Cadence Allegro Sigrity技术，提供芯片-封装-印刷电路板协同仿真与分析功能。该集成解决方案提供了针对电源网络中芯片和电路板的准确分析，同时还支持像三维芯片那样的先进封装技术。通过同时使用这些工具，工程师们就能够加快系统级电源完整性分析和签核的速度（图5）。

　　

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