基于HMC704LP4的一种X波段跳频源设计方案（二）
间，进一步减小跳频时间。利用SCLK上升沿将数据、寄存器地址、芯片地址码依次通过SDI送给PLL内部的移位寄存器后，令SEN变为高电平将移位寄存器中的数据所存至相应锁存器中，锁相环进入相应频率锁定过程。跳频时，改变频点只用改变N整数寄存器和N小数寄存器即可。
4 测试结果与结论
采用Agilent频谱仪N9030A和信号源分析仪E5052B分别对该跳频源的杂散、相噪和跳频时间进行测试。相位噪声测试曲线如图3所示，测试频率为10.47 GHz，相噪指标为-96dBc/Hz@1kHz;杂散测试如图4、图5所示，测试频率为10.44 GHz，图4为近端杂散、图5为远端杂散。杂散优于-70dBc.跳频时间测试的是9.9 GHz到10.93 GHz的跳频时间，约为36 μs.
该跳频源高于指标要求，体积为60x40×19mm3，且性能稳定可靠。经验证该设计方案可应用于同类型的频率频率源设计当中去，具有实际的指导意义。
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