FPGA攻略之Testbench篇
上述两种代码的目的基本都是延时复位,但一个异步复位,一个同步复位,用途不同,小朱同学一般使用异步复位。
最后“判断被测试设计的输出相应是否满足设计要求”。首先介绍最常用的两个系统任务函数$stop和$finish。$stop代表暂停仿真后返回软件操作主窗口,将控制权交给user;$finish代表终止仿真后关闭软件操作主窗口。其他任务函数如$monitor、$display 、$time、$fwrite等也比较重要,用到的时候再一一介绍。为直观介绍,使用一个例程来描述,下面是加法器的RTL代码及Testbench:
![](http://editerupload.eepw.com.cn/201310/e9b957647d9cab1926638e6f756bf02a.jpg)
![](http://editerupload.eepw.com.cn/201310/d0bb52109595e0764c3214455afcfc78.jpg)
注意了clk、rst_n后,其他端口根据需要相应加测试信号即可,然后把RTL代码及Testbench添加到Modelsim仿真观察输出波形等,以验证RTL代码的正确与否,若与预期相符则验证结束,反之则修改代码至与预期相符。
好了,Testbench就写到这里,但没有结束,实践是检验真理的唯一标准,下一篇将结合Modelsim,以可视化的方式继续探讨Testbench,深入了解仿真的意义。
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关键词: FPGA Quartus Testbench 开发板 异步复位
![](https://webstorage.eepw.com.cn/images/2014/m/wx.png)
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2024-05-01
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