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　　摘要：本文根据光纤接入数字中频系统的时钟使用情况，分析了时钟抖动对ADC和锁相环性能影响的原理，讲述了锁相环的基本原理和相噪优化方式，最后给出采用双环锁相环来完成去抖和时钟分发的解决方案。

　　时钟相噪对ADC性能的影响分析

　　一款设计好的高速ADC，它的SNR基本是确定。到底需要多小的抖动才能够满足系统的ADC的需求呢?如图1所示。不同输入频率，在不同抖动水平下，可以达到不同的最大SNR水平。举例，当输入频率为200MHz，系统时钟抖动为200fs水平时候，可以达到SNR水平就是72dB(如图1虚线和绿色线交叉点)。　　

 

　　时钟对锁相环的影响分析

　　在数字中频系统中，参考时钟还会提供给锁相环作为输入参考频率。而锁相环的相噪好坏会影响到接收链路的EVM指标。

　　根据锁相环输出的相噪(抖动)水平和输出频率，可以通过下图2的过程计算其对系统EVM的影响水平。因此我们可以得出结论：参考时钟相噪影响锁相环近端相噪，锁相环近端相噪影响系统接收机的EVM指标。　　

关键词： 时钟抖动 锁相环 201204