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减少运算次数之方法的数学推导在技术文献中已有广泛论述。实践结果表明，尽管有必要级联滤波器电路，但必须对级联的数数加以限制。如果使用级联级数过多，就可能超过实现设计的可用资源。如果用FPGA作为目标架构，实践证明两级电路最好。

整个电路由用于过采样的两个相对简单的滤波器和一个简单的线性插值器组成。这种结构可以有效地映射到FPGA。

设计实现

可以在Simulink中用Synplify DSP模块集和Simulink的滤波器设计与分析(FDA)工具实现该电路。FDA工具可帮助生成和验证各种FIR和IIR滤波器。该工具是Simulink信号处理工具箱的组成部分，Synplify DSP就是使用此工具箱实现滤波器结构。

Synplify DSP模块集或FDA工具提供的所有电路元件在PortIN和PortOUT描述之间都有定义，它们能够生成VHDL或Verilog代码。 Simulink模块集中的FFT和SCOPE元件对动态响应进行频谱分析和验证。这些模块专门用于功能验证，包括浮点到定点转换功能(量化)。这些模块都不用硬件实现。

算法实现的第一部分包括两个FIR滤波器：第一个滤波器有512个抽头，第二个滤波器有6?个抽头。因此，由过采样生成的RTL代码共含有576个乘法运算，这正是使用FPGA显得并不具有商业可行性的原因。这么大的FPGA会受到成本制约，因为需要用到有 6?0个DSP48模块的特大型Xilinx Virtex-5 XC5VSX95T器件。

未映射到专用硬件结构(DSP模块)的所有乘法运算都必须用通用逻辑资源(LUT或寄存器)构建。这样会导致资源要求上升而最高时钟速度下降。与通用逻辑单元相比，专用的DSP48模块作为乘法器会有效得多(图4)。

图4：用Simulink的滤波器设计与分析(FDA)工具实现滤波器。

设计优化

Synplify DSP的折叠选项可用来尽量减少所用乘法器的数量。在低采样频率下工作的电路尤其可从这一优化中受益。

其原理很简单。通常，每个乘法运算使用一个硬件乘法器，即使对于千赫级采样频率也是如此。然而，FPGA能以数百兆赫级的时钟速度工作。如果硬件乘法器在FPGA的系统频率下工作，就可以用时间多路复用过程按时序处理乘法运算。

假设电路的采样频率是3MHz，而FPGA最高可以在120MHz频率下运行。如果以系统频率运行乘法器，则每个硬件乘法器可以执行40次运算。此时所需硬件可以减少40倍。也就是说可以将上述采样率转换器(或使用低采样频率的任何其他电路)“折叠”到仅需要很少硬件乘法器的程度。所以，也可以在现有最小的低成本FPGA中实现这种转换器，从而真正取代DSP。

当然，还可能将计算量特别大的算法从DSP卸载到FPGA，从而减轻处理器的负荷。如果您的DSP应用已经超过性能极限，而且您已经为针对特定DSP架构的应用源代码作出大量投入，那么这种方法尤其有用(图5)。

图5：可以用折叠功能显著减少所需的FPGA资源。

关键词： FPGA 音频 采样率 转换