电子产品世界

　　仔细分析，可见这是由多方面因素导致的。首先，测试项目的非常复杂，例如，芯片中的不同部分采用不同的测试工具，例如CPU核采用ATPG工具，内存需要内存BIST(内置自测试)工具和内存修复工具，I/O需要SERDES工具，PLL有PLL测试工具，ASIC需要逻辑BIST工具和边界扫描工具，另外，如何管理IP、工具、接口和相互兼容等也是个问题。因此，这就有可能影响测试成本和上市时间。另外，纳米级制造中也会出现一些光刻制造瑕疵(图3)。

　　这些使测试更加复杂，并有可能增加测试成本和延长上市时间。为了使客户应对更小的制程节点中更复杂、更低功耗的混合信号SoC测试，Mentor推出了其嵌入式压缩和自动测试向量生成(ATPG)技术，与Mentor公司2009年8月收购的LogicVision公司的BIST技术结合，组合为Tessent。Tessent堪称复杂的可测试设计(DFT)和芯片测试方案组合之一，它还包括原LogicVision公司的SiliconInsight产品、Mentor的布线应用诊断工具和新发布的Tessent YieldInsight产品，可提供用于流片后(Post-silicon)的测试描述和产出分析。

　　IC测试设备向灵活多样发展

　　为了降低测试成本，Verigy(惠瑞杰)IC测试设备开始从高端向低端覆盖，并且趋向板卡式等灵活性方案。

关键词： EDA IC测试 65nm 45nm 201001

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