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　　NAT9914接口控制电路

　　NAT9914接口控制电路主要完成内部总线到外设的时序控制。GP-IB总线接口采用的是负逻辑电平设计，考虑到EPLD的容量有限，在设计时数据传输不支持DMA模式，只支持单周期CPU读写。由于CPU读数据时延迟较大，在对PCI状态机设计时必须进行读延迟等待。
　　
状态机的设计与实现

　　状态机的设计是整个设计中的核心部分，它主要用来控制从设备和PCI总线的时序。在本设计方案中，配置过程的完成和存储器的读写都是由状态机来完成的。由于EPLD的容量有限，GP-IB接口芯片的读写速度比较慢，在设计状态机时，不支持CPU的猝发操作。表1给出了状态机的状态名、状态变量和说明，图3给出了状态机的流程图。 

图3  状态机设计流程图

　　下面根据状态机的流程图给出读、写操作时序分析与设计要点：

　　PCI规范中定义了三种读写操作，即Memory和I/O读写及配置读写。本方案不支持I/O读写,只支持Memory和配置的读写，下面给出Memory映射方式的单周期仿真读写时序。
　　
　　存储器写操作

　　存储器单周期写操作时序如图4所示，当frame为低电平时启动读写操作，同时给出要写的目标地址ad[31..0]和命令cbe[3..0]＝7，cbe等于7表示写寄存器，从设备锁存命令和地址到缓冲区。在第2个clk，主设备将irdy变低，同时给出数据，状态机运行到6，锁存数据给缓冲区，trdy、devsel由高阻变为高电平。在第3个clk，devsel变低，给出主设备应答信号，表示从设备已经响应请求，状态机运行到7。根据写操作，target_we、target_ce变低，并对地址进行译码，放在地址总线上，同时驱动数据总线，表示在对控制芯片进行写操作。在第4个clk，检测到目标设备的target_ready_l为低电平，表示从设备已经做好接受数据的准备，状态机运行到8，将trdy变低。在第5个clk，状态机运行到9，trdy变高，同时主设备将驱动irdy变高，表示一个写周期结束。状态机运行到初始状态，等待下一次操作。target_ce、target_we将延迟变高，结束控制芯片写周期。 

图4  存储器写周期时序

 

　　存储器读操作

　　存储器单周期读操作时序如图5所示，当frame为低电平时启动读写操作，同时给出要写的目标地址ad[31..0]和命令cbe[3..0]＝6，从设备锁存该命令和地址。在第2个clk，状态机运行到6，进入读写等待状态，主设备将frame变高，表示单周期模式，trdy、devsel、由高阻变为高电平。在第3个clk,状态机运行到7，并给出应答信号devsel，检测到target_ready_l为高电平，状态机进入等待状态，直到为低电平，然后运行到读等待状态4。在状态机8，trdy变低，从设备将读数据放在ad[31..0]总线上。在状态机9，trdy变高，devsel变高，同时主设备将irdy变高，结束单周期读操作。devsel、trdy回到高阻状态，状态机运行到初始状态，准备下次操作。

图5  存储器读周期时序

结语

　　本设计占用芯片的资源少，可移植性强，根据设备不同的需求可以进行设计更改，在很多测试仪器中都得到了广泛的应用。

参考文献：

　　1．李贵山、陈金鹏，PCI局部总线及其应用，西安电子科技大学出版社，2003
　　2. 候伯亨、顾新，VHDL硬件描述语言与电路设计，西安电子科技大学出版社，1997

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关键词： PCI 状态机 GP-IB EPLD 200806